Verilog
昨日の回路を少し改善してみた。 functionとforを組み合わせることで超シンプルな回路として書けた。 wireで実装するよりシミュレーション速度も速い。(仕方ないか。。。) 合成後の速度は分からないが、、、コードなぜ自分がわざわざこんなことをやっている…
自作回路を作ってみた。 使用したのはicarus-verilog。このicarusシミュレータはWindowsでも動作するのだが、ためしてみるとシミュレーションにめっちゃ時間が掛かる。実装してみたのは冪剰余演算。512bit整数で3回ほど回すシミュレーションをしてみたのだが…
長らく堪えていたが、耐え切れなくなってポチってしまった。夏休みの積ん読リスト入り。 【送料無料】入門Verilog HDL記述改訂 [ 小林優 ]
